Оспособљавање студената за коришћење савремених језика за моделовање дигиталних електронских система, као и алата за њихову симулацију, синтезу и имплементацију. Оспособљавање студената за писање симулационих модела, као и модела који се могу синтетизовати у одговарајући хардвер, стандардних комбинационих и секвенцијалних мрежа. Стицање знања за пројектовање сложенијих дигиталних система коришћењем методологија хијерархијског и модуларног дизајна.

- способност писања симулационих модела и модела који се аутоматски могу синтетизовати у одговарајуће дигитално електронско коло за све типове стандардних комбинационих и секвенцијалних мрежа - способност писања модела сложенијих дигиталних система, коришћењем методологија хијерархијског и модуларног дизајна - способност писања основних тестбенчева који се могу користити за проверу функционалне коректности написаних модела - спроводјење свих неопходних поступака (синтеза, имплементација, генерисање конфигурационог фајла) неопходних за хардверску имплементацију развијених модела помоћу FPGA кола

Увод у језике за моделовање хардвера. Хијерархијски и модуларни дизајн. Увод у VHDL језик. Скаларни типови података у VHDL-у. Конкурентне наредбе у VHDL-у. Секвенцијалне наредбе у VHDL-у. Композитни типови података у VHDL-у. Основни начини моделовања хардвера. Потпрограми. Пакети и генеричке константе. Генерате наредбе. Рад са датотеката у VHDL-у. Увод у верификацију хардвера. Увод у аутоматску синтезу хардвера. Расположиве технологије за хардверску имплементацију HDL модела. FPGA и ASIC технологија.

На српском језику На енглеском језику Предавања; Аудиторне вежбе; Рачунарске вежбе; Лабораторијске вежбе; Консултације.